近期，半导体分析机构Kurnal Insights发布了华为麒麟9050 Pro（Hisilicon Hi36E0）芯片的裸片照片，详细展示了这一基于“逻辑折叠”技术的新型SoC的内部构造。该芯片采用了创新的分层设计，分别将计算单元和SRAM单元分为两个Die（裸片），并通过逻辑折叠技术将其结合为一体。这种设计不仅缩短了信号传递的链路，还实现了微米级的垂直互连，使得这两个Die像一个单个芯片一样运作。
根据华为半导体业务负责人何庭波的论文，逻辑折叠并不等同于传统的芯片堆叠。不同于将现成模块在封装层面连接，逻辑折叠是将平面上的完整逻辑系统重新设计到三维空间中，从而提升芯片的密度和性能，同时优化信号链路并降低功耗和时延。
从Kurnal发布的标准图可见，两个裸片的尺寸均为11.13mm × 10.84mm，总面积120.65mm²，尽管每个裸片的面积稍小于前代麒麟9030S的122mm²，由于采用双Die的逻辑折叠设计，其整体晶体管密度显著提高。根据爆料者@Taog_1575的泄露信息，麒麟9050 Pro的计算Die使用了N+3工艺，而SRAM Die则采用了N+2工艺，形成了一种前所未有的工艺组合。
数据显示，麒麟9050 Pro的晶体管密度达到了每平方毫米2.38亿颗，较麒麟9030 Pro的1.55亿颗提升了55%。而单看计算Die的逻辑单元晶体管密度，提升率则为28%。在关键路径时延方面，创新的逻辑折叠架构减少了55%的时钟缓冲器数量，关键路径时延也下降了30%。此外，麒麟9050 Pro可实现500万个信号传输键合，其跨Die的传输带宽达到125TB/秒，有效降低了信号传输时延。
根据华为的官方数据，麒麟9050 Pro在多核CPU性能上较前代提升了23%；与此同时，芯片中还集成了一颗超低功耗微核，用于处理低负载场景以降低待机能耗；GPU的图形渲染性能提升了40%，而NPU性能提升了惊人的140%，能够在设备端运行大型模型；其第十代ISP增强了长焦拍摄的清晰度，提升幅度达到34%；在通信技术方面，集成的新巴龙基带支持超5.5G通信。
从Kurnal公布的计算Die标注图看，麒麟9050 Pro的所有逻辑计算单元都集中在此层。其中，左上角是Maleoon 955 GPU，拥有6个核心，主频可达1056MHz，占据较大面积。Maleoon 955 GPU的下方和右侧是LinXi CPU区域。具体来说，麒麟9050 Pro采用自家研发的灵犀9核16线程CPU，设有1+6+2架构，包含一个主频3.1GHz的LinXi-Big核心，六个主频2.2GHz的LinXi-Mid中核，以及两个1.75GHz的LinXi-Small小核。值得注意的是，裸片上，CPU被拆分成两组独立的集群，分别配置大中小核心。
计算Die的右侧有一个面积相当大的Kirin ISP，配备专用的双核CPU。Die的下方中央是四核的达芬奇（Da Vinci）NPU，左下角是DSP/Display单元，右下角则是巴龙5G基带。此外，该Die内部布局还包括多个Cache控制器，以及众多Memory和I/O控制器等模块。
与计算Die垂直耦合的SRAM Die则并不是简单的缓存层，而是具备高度对应性的有源存储层。Kurnal的SRAM Die标注图显示，含有六个Maleoon 955 GPU核心，每个核心配备独立的一级缓存，并共享4MB的二级缓存。
